Microsilicon Tech

先进扇出晶圆级封装的进展

像移动电话一类的电子装置已从单一的通讯工具转化为综合多种特性的集成系统,成为有多种用途的精巧工具。随着这一趋势的发展,用于便携式电子设备的半导体封装器件正遇到前所未有的挑战。不断增长的互连间距的失配、加入具有不同功能的各种芯片、以及在同样的占用面积下减少封装尺寸以便增加电池大小延长使用时间等均已为创新嵌入封装技术打开了窗口。

为了满足上述挑战,开发了扇出WLP技术,它提供了另外的空间用于给硅面积顶部上的较高I/O芯片布线,这在常规的WLP或WLB中是不可能的。

WLP的应用正在扩展到新的领域,并基于I/O数目与器件进行细分。无源、分立、RF和存储器等器件的基础正在扩展到逻辑IC和MEMS。WLP在过去10年已臻成熟,大量资料提供了多种晶圆直径上的大批量应用,并扩展到各式各样的终端市场产品。随着基础设施和批量应用的到位,降低成本就是主要的关注领域了。

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扇出WLP结构最著名的例子之一是由英飞凌公司(Infineon Technologies AG)开发的eWLB技术。该技术采用前后道制造技术结合并行加工晶圆上的全部芯片,能大大降低制造成本。其优点是:与常规的引线框架或叠层封装比较,封装面积较小、I/O数量从中等到高、连接密度最大化、以及能获得所需的电学和热性能。它也能为无线市场提供高性能和节能的解决方法。

先进扇出晶圆级封装的进展

硅片上制造的集成电路以各种不同的电子封装形式装配,广泛应用在如个人便携式、医疗保健、娱乐、工业、汽车、环保和安保系统等电子产品中。这些电子系统当前和未来在性能、功耗、可靠性及合理成本方面的要求,将通过开发先进/适用的硅加工技术,创新的采用芯片封装系统协同设计、低成本材料、先进的装配和可靠互连技术的封装封装解决方案得到满足。本文讨论了手持应用的封装解决方案,详细讨论了称为扇出WLP的下一代芯片嵌入技术。

扇出WLP技术扇出WLP技术提出了许多影响因素。这方面的一端是封装成本以及测试成本。除此以外就是其占用面积和高度这样的物理限制。开发阶段要考虑的其他参数有:I/O密度(对具有高引脚数的小芯片是特殊的挑战);需要兼容系统级封装(SiP)方法;与功耗有关的散热问题以及器件的电学性能(包括电寄生参数和工作频率)。

 

先进扇出晶圆级封装的进展

驱动力是某种形式的WLP。不过提出了自己的选择:扇入或扇出。扇入WLP是在晶圆上直接加工的互连系统,与母板技术节距要求兼容。它将常规的前后道制造技术结合起来,并行加工所有芯片。加工中有3个阶段。晶圆厂的另外一些步骤在每一芯片上创建互连系统,占有面积比芯片小。然后在晶圆上应用焊球和实行并行测试。最后,晶圆切割成独立单元,这些单元直接用在母板上,不需要插入件或底部填充。扇出WLP方法不应与凸点倒装芯片器件混淆,后者有较精细的节距和较小的凸点,因此需要底部填充。

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扇出WLP的推动力为:减少厚度、高I/O密度、节距、散热性能、性能参数。扇出WLP的一个关键性能是质量因子。由于在扇出WLP上采用了特殊材料,质量因子比CMOS晶圆好得多。

下一代扇出WLP技术第一代扇出WLP技术设计用于单芯片、单面和1层RDL方面。为了解决市场对于更高性能和设计复杂性不断提高的要求,应开发新的技术和外壳,并在目前的扇出WLP技术中实现,如下所示:

 

小芯片尺寸扇出WLP:用于移动和手提电子设备

具有垂直互连的2面3D扇出WLP:重组晶圆的二面均有绝缘和金属层,用晶圆塑料部分中的导电通孔连接

嵌入晶圆级LGA,eWLL(平面栅格阵列)- 较小和较薄封装解决方法

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图7和图8显示了某些合格的超小型扇出WLP。正成为晶圆级批量加工技术的扇出WLP能导致这种小尺寸封装的显著成本优势。为了评估封装级可靠性,进行了JEDEC标准测试。小外形扇出WLP已通过JEDEC MSL1,TC,uHAST,HTS,20X再流和跌落/TCoB测试。

2面3D扇出WLP通过实现以下各种先进封装,下一代扇出WLP扩大了扇出WLP的应用空间:(a)用2-L RDL的高密度布线,(b)用薄扇出WLP的超薄封装,(c)混合信号集成及SiP封装采用多芯片扇出WLP,(d)用大和超大扇出WLP的高扇出比嵌入Si封装。在3D封装领域,正开发应用于PoP的超薄扇出WLP。图9显示12×12mm扇出WLP中5芯片SiP的详细情况。PoPb有3个嵌入芯片,PoPt有2个嵌入芯片。PoPb和PoPt二者均是在晶圆级工艺中制造的。顶部和底部封装二者均不需要基板,这使整个PoP非常薄。由于扇出WLP的CTE(热膨胀系数)比基板的小得多,这就导致扇出WLP与下面的PCB之间的CTE失配小得多,预计焊点可靠性会有提高。

 

对于更薄的薄型封装解决方案,制备了0.5mm高度的双面扇出WLP研究更薄封装板级可靠性。薄扇出WLP的体厚度为250μm。制备了高度不同的二种封装,见图10。

为了评估封装级可靠性,对2面3D扇出WLP测试器件进行JEDEC标准测试。已通过了JEDEC MSL1、TC、uHAST、HTS、20X再流及焊球剪切试验和开路-短路试验。

手提电子产品很容易发生意外跌落,从而引起内部电路板损坏,例如,在焊点金属间化合物(IMC)界面处由于脆性断裂产生的焊点失效,或由于焊接材料中的冲击疲劳引起的焊点失效。若焊点很牢固,失效处能迁移到电路板的铜走线,甚至使树脂开裂。当电子产品跌落到地上时,冲击力和变形会向内部传递到印刷电路板(PCB)、焊点和集成电路(IC)封装。IC封装易发生焊点开裂,这是在冲击过程中PCB弯曲和机械惯性冲击相结合引起的。跌落测试为跌落可靠性设计提供了有用的实验方法。

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为了研究3D扇出WLP PoP板级可靠性,测试器件安装在菊花链PCB测试板上进行互连性检验(图11),通过了TCoB和跌落测试准则。图12是3D SiP扇出WLP测试器件TCoB的威布尔图(Weibull plot),该器件的体尺寸是12×12mm,焊球节距0.5mm,没有板级底部填充。与标准扇出WLP比较,薄型封装的TCoP性能提高了40%。图13显示出很大优势,它的封装翘曲受到控制,从室温到再流温度下扇出WLP 2面显示非常稳定的翘曲。不像BGA 3D封装,翘曲从正到负变化。

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嵌入晶圆级LGA(平面栅格阵列)如上所述,随着模塑晶圆减薄,扇出WLP能减小其厚度。为了使封装尺寸更小更薄,研究并开发了QFN一类的封装格式。本文中,以无焊球的扇出WLP工艺流程制作了1×1mm小芯片的3×3 mm eWLL封装。在本研究中,可润湿焊盘涂敷是主要挑战之一。研究并测试了不同可润湿材料系的工艺、焊料粘附性和可靠性的兼容性。图15是eWLL封装结构的示意图,图16是二种不同的eWLL测试器件。二个例子具有不同的金属涂敷:i)焊料,ii)Sn。 

 

为了评估封装级可靠性,对eWLL测试器件进行JEDEC标准测试。已通过了JEDEC MSL1,TC,uHAST,HTS,20X再流及焊球剪切试验和开路-短路试验。对于eWLL的板级可靠性测试,测试器件安装在菊花链PCB测试板上。通过了TCoB和跌落测试准则。eWLL表明具有与同样尺寸3×3 mm LGA封装类似的跌落可靠性性能。

先进扇出晶圆级封装的进展

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结论本文的主要结论概述如下:

 

作为可行的封装方法,扇出WLP小型封装有较广泛的应用,与先进Si技术节点相适应。较小的封装带来了更多成本竞争的好处,特别是在芯片尺寸缩小时。

在扇出WLP上的3D扇出WLP(PoP)是PoP封装的替代解决方法,它能进一步减少厚度,它也为TSV方法提供了替代解决方案。由于3D扇出WLP开发的高度灵活性,这种封装的应用已扩展到许多不同的领域,如无线、光学等等。

eWLL(嵌入晶圆级LGA)开发用于没有焊球的更薄更小形式封装。 它在薄型和微型化应用方面的优点非常显著。eWLL的另一个优点的有较好的散热性能。

所有3种下一代扇出WLP成功地通过了跌落可靠性测试和TCoB。而且,较薄的扇出WLP比较厚的扇出WLP有更好的跌落性能。

已经开发并验证通过了几种下一代扇出WLP的几种形式。这些下一代扇出WLP能实现先进封装的不同需求,如高密度布线、2D/3D SiP、PoP、混合信号集成多芯片封装和超薄封装。

优点

现有的BGA封装技术受到有机基板性能的限制。向扇出WLP的转移有助于克服这些限制,且能简化供应链。扇出WLP的主要优点是能很好地控制翘曲,这就能实现高装配良率。在封装自身上建立基板允许在较少的金属层中实现较高的集成和布线密度。扇出WLP是支撑未来集成(特别是对于无线器件)的下一代平台,此封装技术有很多重要特点。向扇出WLP封装技术的转变由于不需要昂贵的基板而大大降低了经常性成本。扇出WLP封装的优点总结于表1。